英偉達(dá)聯(lián)手SK海力士，嘗試將HBM內(nèi)存3D堆疊到GPU核心上

IT之家 11 月 20 日消息，據(jù) Joongang.co.kr 報(bào)道，SK 海力士已經(jīng)開始招聘邏輯半導(dǎo)體（如 CPU 和 GPU）設(shè)計(jì)人員，希望將 HBM4 通過 3D 堆疊的方式直接集成在芯片上。

據(jù)報(bào)道，SK 海力士正在與幾家半導(dǎo)體公司討論其 HBM4 集成設(shè)計(jì)方法，包括 Nvidia。

外媒認(rèn)為，Nvidia 和 SK 海力士很可能會(huì)共同設(shè)計(jì)這種集成芯片，并借助臺(tái)積電進(jìn)行代工，然后通過臺(tái)積電的晶圓鍵合技術(shù)將 SK 海力士的 HBM4 芯片堆疊到邏輯芯片上。而為了實(shí)現(xiàn)內(nèi)存芯片和邏輯芯片的一體協(xié)同，聯(lián)合設(shè)計(jì)是不可避免的。

如果 SK 海力士能夠成功，這可能會(huì)在很大程度上改變行業(yè)的運(yùn)作方式，因?yàn)檫@不僅會(huì)改變邏輯和存儲(chǔ)新芯片的互連方式，還會(huì)改變它們的制造方式。

現(xiàn)階段，HBM 堆疊主要是放置在 CPU 或 GPU 旁邊的中介層上，并使用 1024bit 接口連接到邏輯芯片。SK 海力士的目標(biāo)是將 HBM4 直接堆疊在邏輯芯片上，完全消除中介層。

在某種程度上來講，這種方法有些類似于 AMD 的 3D V-Cache 堆疊，它就是直接將 L3 SRAM 緩存封裝在 CPU 芯片上，而如果是 HBM 的話則可以實(shí)現(xiàn)更高的容量且更便宜（IT之家注：HBM 顯然也會(huì)比緩存速度更慢）。

目前困擾業(yè)界的主要因素之一在于 HBM4 需要采用 2048bit 接口，因此 HBM4 的中介層非常復(fù)雜且成本高昂。因此，如果能夠?qū)?nèi)存和邏輯芯片堆疊到一起，這對(duì)于經(jīng)濟(jì)效益來說是可行的，但這同時(shí)又提出了另一個(gè)問題：散熱。

現(xiàn)代邏輯芯片，如 Nvidia H100，由于配備了巨大的 HBM3 內(nèi)存，在帶來巨大 VRAM 帶寬的同時(shí)也產(chǎn)生了數(shù)百瓦的熱能。因此，要想為邏輯和內(nèi)存封裝集合體進(jìn)行散熱可能需要非常復(fù)雜的方法，甚至要考慮液冷和 / 或浸沒式散熱。

韓國(guó)科學(xué)技術(shù)院電氣與電子工程系的教授 Kim Jung-ho 表示，“如果散熱問題在兩到三代之后解決，那么 HBM 和 GPU 將能夠像一體一樣運(yùn)作，而無需中介層” 。

一位業(yè)內(nèi)人士告訴 Joongang，“在未來 10 年內(nèi)，半導(dǎo)體的 ' 游戲規(guī)則 ' 可能會(huì)發(fā)生變化，存儲(chǔ)器和邏輯半導(dǎo)體之間的區(qū)別可能變得微不足道”。